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See discussions, stats, and author profiles for this publication at: https://www.researchgate.net/publication/260182895 Etude et Conception d'un Mélangeur à Double Grille DG-MOSFET en Technologie CMOS 65nm pour des Applications à 60 GHz Conference Paper · March 2009 CITATION 1 READS 1,108 3 authors, including: Some of the authors of this publication are also working on these related projects: Study of Waveguide Components Made by Metal Additive Manufacturing Technology (DMLS) View project LNA And mixer conception with 65nm cmos technology View project Ahmed El Oualkadi Abdelmalek Essaâdi University 129 PUBLICATIONS 390 CITATIONS SEE PROFILE Khalid Faitah Cadi Ayyad University 19 PUBLICATIONS 54 CITATIONS SEE PROFILE All content following this page was uploaded by Ahmed El Oualkadi on 14 February 2014. The user has requested enhancement of the downloaded file. TELECOM 2009 & 6ème JFMMA March 11-13, 2009 – Agadir MAROC ETUDE ET CONCEPTION D’UN MELANGEUR A DOUBLE GRILLE DG-MOSFET EN TECHNOLOGIE CMOS 65NM POUR DES APPLICATIONS A 60 GHZ Ahmed El Oualkadi, Khalid Faitah, Abdellah Ait Ouahman Laboratoire de Microinformatique, Systèmes Embarqués et Systèmes sur Puces Université Cadi Ayyad, Ecole Nationale des Sciences Appliquées, Marrakech, Maroc ahmed.eloualkadi@ieee.org Résumé : Cet article présente un travail qui consiste à étudier la faisabilité de la conception d’un mélangeur de fréquence en technologie CMOS 65 nm pour des applications autour de la bande de 60 GHz. L’architecture proposé consiste à un mélangeur double grille isolée permettant d’avoir des entrées séparées pour la fréquence radio (RF) et la fréquence de l’oscillateur local (OL). Les résultats obtenus montrent l’intérêt de ce mélangeur pour les applications de communications sans fil à 60 GHz. Ces résultats sont comparés avec l’état de l’art de dernières réalisations dans ce domaine. Mots clés: Mélangeur de fréquence, cascode, gain, paramètres S, simulation, conception, CMOS. 1. Introduction Actuellement le développement du marché des télécommunications au sens large se caractérise par une recherche effrénée de performances maximums à des coûts minimums tout en respectant les normes des standards de communications sans fils [1-3]. La réduction des coûts passe par l’intégration d’un maximum de fonctions au sein du système d’émission et de réception radiofréquence. Dans ce contexte, les technologies à base de silicium sont généralement les plus utilisées étant donné que le silicium reste inégalé aussi bien en terme de capacité d’intégration des fonctions numériques qu’en terme de capacité de production. Face à l’évolution de ce marché et à l’amélioration permanente des performances des systèmes de communication, les normes se multiplient, les débits augmentent et de nouvelles gammes de fréquences sont utilisées. Dans le domaine des circuits intégrés analogiques rapides, le choix des technologies utilisables est principalement dicté par le rapport entre la fréquence de travail et la fréquence de transition. Il n’y a pas longtemps, seuls les procédés technologiques permettant d’atteindre des fréquences de transitions de plusieurs dizaines de gigahertz étaient l’arséniure de galium (AsGa). A nos jours, grâce aux progrès continus de la lithographie, les procédés CMOS inférieurs à 130 nm, ont aboutit à des valeurs de fréquence de transition comparables à celles des meilleurs procédés bipolaires siliciums et AsGa. C’est dans ce contexte que s’inscrit le travail de ce présent article dont l’objectif terminal est la conception d’un mélangeur en technologie CMOS 65 nm pour des applications à 60 GHz. Les résultats obtenus, après adaptation de ports RF et OL affichent une valeur de gain de conversion de -0.4078 dB, un facteur du bruit de 24.07 dB, un point de compression à 1-dB égal à 1.264 dBm, un point d’interception d’ordre 3 de l’ordre de 10.37 dBm et une consommation de 8.5 mW, ceci pour une fréquence OL égale à 50 GHz. L’isolation la plus critique dans les mélangeurs étant OL-RF, elle traduit en fait les fuites de puissance de OL vers RF, nous avons trouvé une valeur de l’ordre de -30.85 dB. Ces résultats révèlent une bonne potentialité de la technologie CMOS 65nm et justifient la fiabilité de ce mélangeur pour les applications à 60 GHz. 2. Architecture du mélangeur proposé La structure d’un mélangeur à double grille isolée DG-MOSFET, est représentée à la figure 1. Figure 1. Architecture du mélangeur à double grille isolée. TELECOM 2009 & 6ème JFMMA Le signal radiofréquence (RF) est appliqué à la grille de bas du FET et le signal de l’oscillateur local (OL) à la seconde grille en haut. Le montage peut être réalisé avec deux transistors en cascode. Dans cette hypothèse, le transistor inférieur opère dans la région de saturation et fournit une transconductance gm qui est fonction de la tension du drain du transistor M_RF, contrôlé par le signal OL qui lui opère dans la zone linéaire et travaille en commutation (Switch), suivant le signal OL. Pour un bon fonctionnement du mélangeur, les conditions suivantes doivent être vérifiées : - De petites dimensions pour le transistor M_OL, afin qu’il ait un bon comportement en commutation. - Le transistor M_OL doit avoir un mode commun, proche ou égal à son Vth, afin d’exploiter au mieux l’excursion de la tension OL et avoir une meilleure commutation. - Le transistor M_RF doit opérer dans la zone de saturation pour avoir une transconductance importante. - Le transistor M_OL doit être dans la zone linéaire. 3. Calcul du gain de conversion On considère les expressions des signaux OL et RF le courant à la sortie du mélangeur et donc : IF(t)=Id(t) signe[VLO(t)] Avec : signe[V (t)] = π 4 cos(ω t) −1 3 cos(3ω t) + 1 5 cos(5ω t) + ⋯. Et I (t) = I + g _ V cos (ω t) On obtient alors : I (t) = {I + g V cos (ω t)} 4 π cos(ω t) −1 3 cos(3ω t) + 1 5 cos(5ω t) + ⋯ I (t) = 4 πI cos(ω t) + 2 πg V [cos ((ω −ω )t) −cos ((ω + ω )t)] + ⋯ Avec : VIF(t)=Rout IF(t) V (t) = 4 πI R cos(ω t) + 2 πR g V [cos ((ω −ω )t) −cos ((ω + ω )t)] + ⋯ Le gain de conversion étant défini comme suit : Gain de conversion = |V (t)|à ( ) |V (t)|à ( ) GC = 2 π R g _ V V Donc le gain de conversion du mélangeur est [4] : GC = 2 π g _ R Avec, Rout est la résistance de sortie qui peut être calculée en utilisation le modèle petit signal du transistor. 4. Conception du mélangeur et résultats Dans ce paragraphe nous allons développer la conception et les résultats obtenus par ce mélangeur autour de 60 GHz. La technologie CMS 65 nm est utilisée pour la conception permettant de réduire les niveaux de tension et ainsi avoir une consommation optimisée. 4.1 Paramètres S : La méthodologie de simulation des paramètres S est décrite sur la figure 2. Figure 2. Les ports du mélangeur DG-MOSFET ainsi que les paramètres S à évalués. La figure 3 montre les résultats de simulations des différents paramètres S, donnant l’adaptation du circuit dans une gamme de fréquence allant de 51 à 70 GHz. On remarque que l’adaptation est optimale à la fréquence centrale 60 GHz. TELECOM 2009 & 6ème JFMMA (a) (b) Figure 3. Simulation de paramètres de réflexion : (a) à l’entrée RF (S11) et (b) à l’entrée OL. 4.2 Gain et non-linéarité du mélangeur La figure 4 montre l’évolution du gain de conversion en fonction de la puissance d’entrée. Pour de faibles puissances d’entrée, le gain atteint sa valeur maximale -0.4078 dB et commence à diminuer à partir d’une puissance d’entrée de -15 dBm. En effet, une augmentation de l’amplitude du signal RF engendre un éloignement du transistor M_RF de la zone de saturation, affectant ainsi son gm, et, par la suite, le gain de conversion. Figure 4. Gain de conversion en fonction de la puissance d’entrée. Le point de compression à 1-dB est une figure de mérite importante qui caractérise le niveau pour lequel toute augmentation de la puissance du signal d’entrée résulte en une diminution de 1-dB du gain. Pour simuler cette caractéristique, la puissance RF a été variée entre –40 et 20 dBm. Le résultat est donné à la figure 5, où l’on note une puissance d’entrée égale à Pin_dB = 1.264 dBm. Il faut noter que ce résultat est obtenu pour une puissance OL de 0 dBm. Figure 5. Point de compression à 1-dB du mélangeur pour une puissance OL égale à 0 dBm. L’évaluation du point d’interception d’ordre 3 (IP3) est effectuée avec deux signaux RF d’entrée à la fréquence 60 GHz et (60 GHz + 10 MHz), respectivement (Δf = 10 MHz). La puissance de ces deux signaux est égale à –33 dBm (≈5mv). La figure III-26 illustre le résultat de simulation en sortie du mélangeur pour une puissance OL de 0 dBm. Les points d’interception d’ordre 3 (IP3) et (IM3) sont alors, après la simulation: IM3=8.6747E+01 dBm Sachant que : IIP3=0.5*IM3 + P_RF IIP3=1.0374E+01 dBm Lorsque la différence (espacement) de fréquence entre les deux signaux d’entrée est faible, IM3 et IIP3 diminuent et il sera, par la suite, difficile uploads/Litterature/etude-et-conception-d-x27-un-melangeur-a-double-grille-dg-mosfet-en-technologie-cmos-65nm-pour-des-applications-a-60-ghz.pdf