Cours 8 Logique séquentielle: les mémoires à semi-conducteurs ELP 304 : Electro

Cours 8 Logique séquentielle: les mémoires à semi-conducteurs ELP 304 : Electronique Numérique 2 Département Electronique „ Les bascules C5 „ Les registres „ Les compteurs „ Performances des circuits séquentiels synchrones et règles d'assemblage séquentiel C6-C7 „ Les mémoires à semi-conducteur C8 „ Les automates d'états finis C9 Logique séquentielle Organisation du cours 3 Département Electronique „ Mémoires à lecture seule : mémoires mortes ou ROM (Read-Only Memories) „ Mémoires à écriture et lecture : mémoires vives • Mémoires statiques • Mémoires dynamiques • Procédé d'inscription inaccessible à l'utilisateur : ROM • Procédé d'inscription accessible à l'utilisateur : ¡ PROM (Programmable ROM) : inscription irréversible ¡ REPROM (REprogrammable ROM) : inscription réversible Mémoires volatiles Mémoires permanentes Classification par mode opératoire 4 Département Electronique „ Mémoires à accès aléatoire ou direct • Les cellules mémoires sont accessibles directement par une adresse „ Mémoires à accès séquentiel • Les cellules sont chaînées (id. registre à décalage), et ne sont accessibles qu'aux extrémités de la chaîne Classification par type d'accès 5 Département Electronique mode opératoire lecture / écriture : mémoires vives lecture seule : mémoires mortes type d’accès aléatoire ou direct RAM ROM et XROM séquenti el FIFO et LIFO ROM série Classification des mémoires à semi- conducteur : bilan 6 Département Electronique „ Capacité • Nombre de bits ou de mots binaires mémorisés „ Temps d'accès / temps de cycle • Temps d'accès : temps écoulé entre une demande de lecture et la présence de l'information sur la sortie de la mémoire - dépend du type d'accès • Temps de cycle : durée minimale à respecter entre deux accès à la mémoire „ Consommation Performances des mémoires 7 Département Electronique Plan mémoire 2 mots de n bits p décodeur d'adresses p --> 2 circuit d'entrée/sortie p logique de contrôle DO0 DOn-1 DI0 DIn-1 A0 A1 Ap-2 Ap-1 commandes adresse A données DI et DO 1 mot sélectionné parmi 2p Les mémoires à accès aléatoire Structure 8 Département Electronique RAM = Random Access Memory (mémoires vives seulement) „ Deux offres technologiques • Les RAM statiques (SRAM) élément de mémorisation = bistable • Les RAM dynamiques (DRAM) élément de mémorisation = condensateur Les mémoires vives à accès aléatoire : RAM 9 Département Electronique B B e cellule CMOS Sélection ligne B B principe Sélection ligne SRAM : cellule mémoire 10 Département Electronique + - écriture du 0 écriture du 1 L1 L2 L0 C1 C0 1 1 0 0 0 1 1 0 0 1 B00 B00 B03 B03 B10 B70 B13 B73 B10 B70 B13 B73 B13 Sij Structure d'une SRAM 32 bits 11 Département Electronique => rafraîchissement du contenu tous les 10 ms environ + lecture délicate --> amplificateurs de lecture + lecture destructive --> dispositif de réécriture => organes de contrôle complexes sélection donnée V Cs If C I s f ≈ ≈ − 0,01 10 10 pF A I f courant de fuite : courant inverse de jonction ⇒ = − ≈ dV dt I C f s / / 0,1 V / ms DRAM : cellule mémoire 12 Département Electronique „ densité (DRAM) > densité (SRAM) => capacité (DRAM) > capacité (SRAM) SRAM : qqes MBits à qqes dizaines de MBits DRAM : jusqu’à qqes Gbits (Double Data Rate Synchronous DRAM) => coût/bit (DRAM) < coût/bit (SRAM) „ contraintes d'utilisation (DRAM) > contraintes d'utilisation (SRAM) (rafraîchissement, ...) „ consommation Comparaison DRAM / SRAM 13 Département Electronique 1 0 0 1 0 1 0 1 0 ⎡ ⎣ ⎢ ⎢ ⎢ ⎤ ⎦ ⎥ ⎥ ⎥ • ROM et PROM L1 L2 L3 C3 C2 C1 R VDD colonnes lignes ROM NMOS sortie Les mémoires mortes à accès aléatoire : ROM 14 Département Electronique „ ROM • Couche supplémentaire d'oxyde sur les transistors à déconnecter => blocage permanent • Procédé lourd et coûteux => réservé aux grandes séries „ PROM • Fusible sur le drain de chaque transistor colonne ligne fusible fusible intact : écriture d'un 0 fusible détruit: écriture d'un 1 ROM et PROM : inscription du contenu de la mémoire 15 Département Electronique „ EPROM (Erasable PROM) L’ensemble transistor MOS + fusible est remplacé par un transistor FAMOS (Floating gate Avalanche injection MOS) - application d'une impulsion de tension : passant - exposition à un rayonnement UV (5 à 30 mn) : bloqué => mémoires programmables électriquement et effaçables aux UV => Inconvénients : - déprogrammation in situ impossible - déprogrammation de la totalité de la mémoire Mémoires mortes reprogrammables REPROM (I) 16 Département Electronique „ EEPROM (Electrically Erasable PROM) • Programmation et effacement électriques (fusible remplacé par un transistor de technologie spécifique dite MNOS : Metal Nitride Oxide Semiconductor) • Avantages - Programmation et effacement in situ - Effacement sélectif • Inconvénient - Plus encombrant que EPROM (2 composants/cellule) „ Depuis ~10 ans, les EPROM et EEPROM sont de plus en plus remplacées par les mémoires flash Mémoires mortes reprogrammables REPROM (II) 17 Département Electronique „ Mémoires flash • Programmation et effacement électriques (transistors MOS à double grille : grille flottante + grille de contrôle) • Souplesse de programmation des EEPROM • Densité d'intégration des EPROM - qqes dizaines de Mbits à 16 Gbits Mémoires mortes reprogrammables REPROM (III) 18 Département Electronique „ Mémoires mortes • PROM à sortie série pour téléchargement de programmes „ Mémoires vives • Files d'attente (FIFO) : 2 pointeurs de lecture et d'écriture gérés par des compteurs et un plan mémoire RAM (SRAM ou DRAM) S E écriture pointeur de lecture mémoire lecture pointeur d'écriture • Piles (LIFO) : un seul pointeur géré par un compteur / décompteur Mémoires à accès séquentiel uploads/Litterature/ cours-8.pdf

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littérature mémoires electronique département lecture mémoire
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